この記事で分かること
- PLPとウエハーレベルの製造の違い
- AI半導体の大型化がパネル化を促す理由
- パネルの大型化だけではコストが下がらない理由
- ASE、Rapidus、レゾナックなどの戦略の違い
- 液晶技術を持つ日本企業の事業機会
1. 3分で分かる概要
PLPはPanel-Level Packagingの略で、角形パネルを加工単位として、半導体の配線形成やパッケージ組み立てなどをまとめて行う製造方式である。
狙いは、四角い製品を効率よく配置し、一度に処理する数を増やすことだ。とくにAI向け半導体では、演算チップと複数のHBMを接続する部品が大型化し、円形ウエハーでは配置しにくくなっている。ただし、パネルを大きくすると反りや位置ずれ、膜厚のばらつきが生じやすくなる。良品率が下がれば、取れ数の増加による利点が失われる。
PLPの競争では、パネル寸法に加えて、配線の細かさ、材料、工程の順序、検査、既存設備の活用を総合的に設計する力が問われる。
2. そもそも何なのか
PLPを理解するには、製造方式と製品構造を分ける必要がある。
| 比較項目 | ウエハーレベルの製造 | パネルレベルの製造 |
|---|---|---|
| 主な加工単位 | 円形ウエハー、円形キャリアなど | 角形パネル |
| 代表的な寸法 | 直径300mmなど | 310mm角、510×515mm、600mm角など |
| 強み | 装置・搬送・製造技術の蓄積 | 四角い製品の配置、大面積での一括処理 |
| 主な課題 | 大型製品の取れ数が減る | 反り、均一性、位置精度、設備対応 |
| 適用判断 | 既存設備や要求精度を生かせるか | 良品当たりの総費用を下げられるか |
PLPは、トランジスタを作る前工程のウエハーを、すべて四角に置き換える技術ではない。通常、チップはウエハーで製造し、その後の接続部品製造や組み立てにパネルを利用する。
また、ガラスキャリアとガラスコア基板は同義ではない。 キャリアは加工中の支持体として使い、後から取り外す場合がある。一方、ガラスコア基板は製品内に残る構成部材である。PLPとガラス基板は関連するが、別の技術軸となる。
3. どこで使われるのか
PLPには、小型・比較的単純なパッケージの費用を下げる用途と、AI向けの大型・高密度パッケージを効率よく作る用途がある。
今回の参考記事の中心は後者だ。GPUや専用演算チップとHBMをつなぐRDLインターポーザー、その上へのチップ実装などが対象となる。
チップレット集積の拡大により、接続すべきチップの数と配線量が増える。PLPは、それに対応する製造基盤の候補となっている。ただし、小型製品、低い生産量、極めて厳しい加工精度などの条件では、既存方式の方が合理的な場合もある。
4. 仕組み
パネル上に配線を作り、チップを接続する
RDLファースト、またはチップラストと呼ばれる方式では、概ね次の順序で製造する。
- パネル上に絶縁層と金属配線を形成する。
- 配線を検査し、使用できる領域を確認する。
- 検査済みの良品チップを搭載する。
- 電気接続、封止、端子形成などを行う。
- 必要に応じてキャリアを外し、個々の製品に分割・検査する。
資料2でRapidusが説明する利点は、良品の配線と良品のチップを組み合わせられることだ。配線不良に巻き込まれて高価なチップを失うリスクを抑えられる。ただし、その後の接合不良までなくなるわけではない。
※RDLファースト（RDL-1st）とは、半導体パッケージのFO-WLP（Fan-Out Wafer-Level Package）などの製造において、キャリア基板上にまず再配線層（RDL: Redistribution Layer）を形成し、その後にチップをフリップチップ実装して樹脂で固定する工法である。
一方、先にチップを配置し、その後に配線を作るチップファースト方式もある。資料3のITRIの技術は、配置後のチップ位置を測り、ずれに合わせて配線を補正する方式である。
「丸から四角」と「大型化」は別の効果
直径300mmの円の面積は約7万700mm²、300mm角は9万mm²、600mm角は36万mm²となる。幾何学的な面積比は、それぞれ約1倍、1.27倍、5.09倍である。
実際の取れ数は、製品の形や寸法、端部の使用禁止領域、切断用の余白によって変わる。大きな四角い製品では、円周付近の余白が増えるため、面積比以上に取れ数の差が開くことがある。
資料4が紹介するASEの試算では、約4720mm²のインターポーザーについて、次の取れ数となる。
| 加工単位・方式 | 取れ数 | 300mmウエハー比 |
|---|---|---|
| 直径300mmウエハー | 9個 | 1.00倍 |
| 300mm角パネル | 16個 | 約1.78倍 |
| 600mm角で一貫処理 | 72個 | 8.00倍 |
| 600mm角で形成し、4分割して組み立て | 64個 | 約7.11倍 |
これは、特定の寸法・配置条件における取れ数の比較である。工場全体の時間当たり生産量が7倍になることや、コストが7分の1になることを示す数字ではない。生産性を判断するには、処理時間、良品率、装置稼働率、後続工程の能力も見る必要がある。
技術課題は相互につながっている
| 課題 | 起きる問題 | 主な対応 |
|---|---|---|
| 反り・変形 | 搬送、露光、接合が難しくなる | 熱膨張の調整、材料・積層構造の見直し |
| 塗布・成膜の不均一 | 絶縁層や配線の品質がばらつく | スリット塗布、工程条件の制御 |
| チップの位置ずれ | 配線と端子が合わなくなる | 高精度実装、計測、露光パターンの補正 |
| 配線の微細化 | 断線、短絡、抵抗ばらつき | 材料、めっき、研磨、配線形成法の改善 |
| ガラスの切断・搬送 | 欠け、亀裂、破損 | 切断条件、端面処理、搬送方法の最適化 |
| 検査・修復 | 不良を後工程まで持ち越す | 工程途中の検査、良品選別、補修技術 |
資料3では、レゾナックが溝に銅を埋めて研磨するダマシン方式により、微細配線の品質を改善した研究が紹介されている。加工費の増加をパネル処理の効率で補うという考え方である。
5. 産業構造・サプライチェーン
PLPの供給網は、次のようにつながる。
ガラス・樹脂・金属材料 → 塗布・露光・めっき・研磨装置 → インターポーザー製造 → チップ実装・封止・検査 → AI半導体 → データセンター
※材料メーカーがガラス・樹脂・金属材料などを、装置メーカーが塗布・露光・めっき・研磨などの製造装置を供給する。これらを使ってインターポーザーを製造し、別途製造・検査された演算チップやHBMなどを実装・封止・検査する。完成したAI半導体はサーバーに搭載され、データセンターなどで使われる。
特徴は、半導体産業とディスプレー産業の技術が交わる点にある。
液晶向けには、大面積ガラスを扱い、薄膜を均一に塗り、位置を合わせる技術が蓄積されてきた。ただし、半導体向けには異なる清浄度、配線精度、材料、信頼性が求められる。既存工場や装置をそのまま転用できるとは限らない。東レエンジニアリングは、液晶向け塗布技術を基にPLP用装置を開発し、2024年12月からの販売開始を発表した。装置事業では、顧客のPLP量産が本格化する前から、研究開発向け需要が生じる。東レエンジニアリング公式発表
6. 主要企業――寸法と工程設計に戦略の違い
| 企業・陣営 | 資料で示された方向性 | 戦略上の着眼点 |
|---|---|---|
| TSMCと協力企業 | 310mm角を軸とする動き | ウエハー系設備・技術との連続性 |
| ASE | 310mm角ラインの量産計画と、600mm角から4分割する研究 | 導入のしやすさと大型化の両立 |
| Rapidus | 600mm角RDLを試作。大型パネル活用を推進 | 一括処理、短納期、良品チップの有効利用 |
| Samsung | 有機RDLとシリコンブリッジ、510×515mm関連技術 | 高密度接続とパネル製造の組み合わせ |
| Intel | ガラスコア基板、EMIB、大型パッケージを議論 | 局所的な高密度接続と基板技術 |
| レゾナック・JOINT3 | 510×515mmを共通評価基盤に採用 | 材料・装置・設計の共同検証 |
| 東レエンジニアリング | 大面積の均一塗布装置 | 液晶技術を半導体向けに展開 |
TSMCなどの方向性は資料6の報道に基づく。開発への関与を、商用量産済みという意味で扱ってはいけない。
ASEは、600mm角による加工をすべて否定しているわけではない。配線形成には大きなパネルを使い、その後の組み立てでは扱いやすい寸法へ戻すという工程別の最適化である。
一方、JOINT3は製造受託企業そのものではなく、共通の試作・評価環境を用意する枠組みだ。材料の組成や装置内部の設計といった各社の競争領域を守りながら、共通の課題を検証する。〔資料8〕
7. 市場規模・シェア
Yole Groupが2025年に公表した予測では、同社定義のPLP市場は2024年の約1億6000万ドルから2030年に6億ドル超へ拡大し、年平均成長率は27％とされた。同資料では、2024年の市場をSamsungが主導し、STMicroelectronicsが続くとしている。Yole Groupの公表内容・許諾転載
これは2025年時点の予測であり、2026年時点の実績でも、半導体後工程全体の市場規模でもない。AI向け高性能PLPだけの市場を示す数字でもない。
資料6では、高性能半導体向けPLPの本格的な立ち上がりを2028～2029年ごろとするYoleの見通しが紹介されている。既存用途のPLP市場と、今後拡大が期待される高性能用途を分けて読む必要がある。
なお、資料1の「後工程市場全体に占める約9％」という記述は、今回確認した公開資料では分母と定義を確認できなかったため、本稿の市場シェアとして採用しない。
8. 最近の動き――計画と実績を分ける
2024年：大型パネルを支える基板材料の開発
三菱マテリアルは2024年8月、最大600mm角の「角型シリコン基板」の開発を発表した。PLPのキャリア基板やインターポーザー材料としての活用を想定し、キャリアとして使った場合に、高い剛性と熱伝導性によって配線形成時の反りを改善できることを確認した。三菱マテリアル公式発表
2025年：製造技術と共同開発体制の整備
ECTC 2025では、ブリッジ埋め込み、微細配線、位置補正などの研究が報告された。同年9月にはJOINT3の設立が発表され、資料7によると、5年間で計260億円を投じる共同開発計画となった。
2026年：試作拠点の稼働と具体的な量産計画
Rapidusは、2025年12月の600mm角RDL試作を経て、2026年4月にRCSを本格稼働させた。Rapidus公式発表
ASEは2026年5月に310mm角の自動化ラインを発表し、2027年前半の量産開始を予定した。ASE公式発表
Rapidusの量産時期は資料の時点に注意する
2025年の記事は2028年を見据えた600mm角への挑戦を説明する一方、2026年9月号の資料6は、まず300mm角で量産化し、2029年から600mm角も取り入れる計画を記している。
計画が具体化する過程の情報として整理し、古い日程を確定事項として扱わない。また、同社の最先端ロジック半導体の量産目標と、600mm角PLPの量産時期は区別する。
9. なぜ今注目されているのか
需要側では、AI向けの演算チップとメモリーの集積が進み、パッケージが大型化している。
技術側では、有機RDLの微細化や、必要な部分だけにシリコンブリッジを使う方式が進展している。これにより、大面積の配線部品をパネル上で作る意義が大きくなる。
供給側では、液晶向け装置技術や材料技術を利用できる企業が参入し、製造基盤が広がりつつある。
ISRIの分析として、PLPの事業化を左右するのは、パネルの大きさよりも「要求性能を満たす良品を、いくらで、どれだけ安定して供給できるか」である。
最大寸法での試作に成功しても、量産時の歩留まりや稼働率が低ければ優位にはならない。一方、比較的小さなパネルでも、既存設備を利用して早期に顧客認定を得られれば競争力を持つ可能性がある。
10. 今後の注目ポイント
| 確認点 | 見るべき事実 |
|---|---|
| 顧客採用 | 評価用試作から商用製品へ移ったか |
| 量産能力 | 月間パネル数に加え、良品数、処理時間、稼働率がどうか |
| コスト | 償却費、材料費、検査費、不良損失を含めて有利か |
| 寸法標準化 | 材料・装置・搬送規格が一定範囲に収束するか |
| 配線性能 | 試作時の微細寸法を全面・多層・量産で維持できるか |
| 信頼性 | 温度変化、接合部、絶縁、放熱などの要求を満たすか |
| 投資計画 | 試作ライン、顧客認定、量産ラインの各段階が進んでいるか |
標準化も、必ず一つの寸法に統一する必要があるとは限らない。用途ごとに合理的な範囲へ集約し、装置・材料メーカーの開発負担を抑えられるかが焦点となる。
まとめ図解
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- ASEとRapidusのPLP戦略を比較する
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参考文献
- 日経エレクトロニクス「後工程、〇から□で大増産：〔第1部：全体動向〕 チップレット集積のニーズ増大でウエハーからパネルへ急シフト」2025年8月号。
- 日経エレクトロニクス「後工程、〇から□で大増産：〔第2部：日本の取り組み〕 ラピダスにシャープ系元社長が参画『後工程に液晶パネルの知見が必要』」2025年8月号。
- 日経エレクトロニクス「後工程、〇から□で大増産：〔第3部：ECTC 2025注目技術〕 トレンドは『埋め込み』と『微細化』パネルの反り対策に知恵絞る」2025年8月号。
- 日経クロステック「台湾ASE、600mmパネル4分割の半導体後工程 ラピダスとは別の道」2026年6月18日。
- 日経クロステック「東レエンジニアリング、眠れる液晶技術がAI半導体で開花 岩出社長に聞く」2026年9月17日。
- 日経エレクトロニクス「AI半導体でパネルレベルが主戦場に、寸法標準化でTSMCやインテルなどが火花」2026年9月号。
- 日経エレクトロニクス「レゾナックなど27社が新連合 大型パネル使う後工程を共同開発」2025年11月号。
- 日経クロステック「レゾナック阿部秀則氏、AI半導体の後工程けん引 『共創』へ世界を駆ける」2026年7月23日。
- Yole Group「PLP Technology Roadmap Toward High-end Packaging Fueled by AI」、2025年4月3日公開の許諾転載。
- レゾナック「次世代半導体パッケージのコンソーシアム27社で『JOINT3』設立」、2025年9月3日。
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- 東レエンジニアリング「Launch of TRENG-PLP Coater」、2024年12月4日。
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